STマイクロエレクトロニクスがパネルレベルパッケージング（PLP）に投資_copy
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時間：2025-10-10
近日、STマイクロエレクトロニクス（STMicroelectronics）は、6000万米ドルを投資し、フランス・トゥールにある工場の試作ラインを通じて次世代パネルレベルパッケージング（PLP）技術を開発すると発表した。同生産ラインは2026年第3四半期に稼働開始予定である。
PLPは先進的な自動化チップパッケージング・テスト技術であり、生産効率の向上とコスト削減を実現する。次世代の小型化・高性能化・コスト効率化を実現する電子機器開発の鍵となる技術である。PLPにおける大型キャリア（円形ウェハーに代わる大型矩形ウェハー）は生産スループットを向上させ、より効率的な大量生産ソリューションを提供する。
STマイクロエレクトロニクスは、マレーシアの第1世代PLP生産ラインとグローバルな技術開発ネットワークを基盤として、次世代PLP技術の開発を進めるとともに、PLPの適用範囲を同社の自動車、産業、民生用電子機器向け製品群に拡大する計画である。
数十年にわたり、業界ではウェハーレベルパッケージング（WLP）やフリップチップ技術を用いてシリコンチップを外部回路に接続してきた。しかし、デバイスの小型化・複雑化が進むにつれ、これらの手法は拡張性とコスト効率の面で限界に直面し始めています。先進的なパッケージング技術として、パネルレベルパッケージング（PLP）を含む様々な手法が存在または開発中です。
パネルレベルパッケージングは、複数のICを単一の円形ウェハーではなく、単一の大きな長方形の基板上にパッケージングする手法です。これにより、より多くのICを同時に処理できるため、コスト削減と歩留まり向上が実現します。
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